Descripción:
Estos – flanco positivo desencadena chanclas utilizan circuitos TTL para implementar la lógica de tipo D del flip-flop .Todos tienen una clara directa entrada. Información en la reunión entradas D de la configuración y de detención de requisitos se transfiere a las salidas Q en el curso positivo borde de pulso de reloj. Reloj de activación se produce a un nivel de tensión particular y no está directamente relacionada con la tiempo de transición del pulso con pendiente positiva . Cuando el reloj entrada es ya sea a nivel alto o bajo, la señal de entrada D no tiene ningún efecto en la salida.
Características:

Contiene seis flip-flops con salidas de un solo riel
Reloj con buffer y entradas de borrado directo.
Entrada de datos individuales a cada flip-flop
Las aplicaciones incluyen: Registros de almacenamiento / búfer Registros de desplazamiento Generadores de patrones
Frecuencia de reloj típica 40 MHz
Disipación de potencia típica por flip-flop 38 mW

Especificaciones:

6 flip-flops tipo D
Entradas de clear y reloj comunes
Disparado por flanco de subida
Tecnología: TTL Low Schottky (LS)
Voltaje de alimentación: 4.75 V a 5.25 V
Encapsulado: PDIP 16 pines